要 点
推出的工艺不再理所当然就是的选择。
特定的需求限制了对某些工艺的选择，但SIP (系统级封装) 一般都能轻松地满足这些需求。
寻找工艺是一个多方优化问题，涉及到生命周期成本、IP (知识产权) 需求、设计需求及风险分析等。
需要所有的设计合作伙伴进行协作，才能做出决策。
在芯片设计行业有一种不成文的假设，即推出的工艺总是合适的：适合设计人员，也适合设计。新推出的先进工艺可以让芯片以更低的功耗运行更快，而且成本低于以前使用的成熟工艺。这种说法一直就不怎么站得住脚，而且现在这一陈规正被彻底打破。如今的设计团队已经不再直接选择的工艺，他们认为工艺选择本身就是设计流程中一个重要的早期步骤。
这种变化的原因很明显，性能与晶片面积方面的收益在逐渐减少，至少对某些种类的结构是如此。采用65 nm 工艺的模块并不比90 nm的产品速度快、体积小。功耗不会随着工艺尺寸的缩小而相应地降低。如今实际的能耗是工艺、库及设计选择综合作用的结果。还有不可估算的终端用户行为和越来越多的工艺类型让这种形势更为复杂。这样，其结果往往不是设计师所希望得到的。
那么，设计团队该如何选择其目标工艺?一些设计师经理与服务提供商提供了某些答案。尽管环境与观点存在着差异，还是有一些模式可循。
无奈的选择
容易讨论的情况可能看起来微不足道：芯片有决定其特定工艺选择的技术要求。如：频率大于10 GHz的集成RF；有较大动态范围、高灵敏度、精密的模拟电路以及必须工作的较高电压下的电路。AMI Semiconductor的自动化与工业应用副总裁Bob Klosterboer说：“有时高接口电压决定了解决方案。”作为混合信号与高压ASIC专家，Klosterboer 经常遇到这些问题。“有些时候，是信号电压，而不是接口电压的问题。先进的工艺使用较低的核心电压，但很难达到超过10位的动态范围，即使在1.8V的电压下也不易实现。”
设计师可以通过向标准的逻辑工艺中添加模块，大体上解决这样或那样的问题，如，对集成非易失性存储器的大量需求。但这种方式会造成NRE (非重复性工程)、设计复杂性及产量成本的增加。Samsung技术副总裁Ana Hunter指出，“RF设计师需要金属-绝缘层-金属电容、较厚的上层金属层及三阱RF晶体管，但管理层告诉他们采用以标准数字工艺所获得的产品。”
Klosterboer建议，另一个方法是使用SIP (系统级封装，图1)。SIP在手机中的大量使用将这种技术推向成熟，甚至在低产量的应用中也适合。他说：“通常SIP 是一种备选方案，但有时并未引起应有的重视，因为设计团队对其并不十分了解。”
但某些特殊情况明显地缩小了工艺的选择范围，设计师不能轻易地避免这些情况。Klosterboer 指出了两种情况，一是高温运行，另一种是延长产品寿命，这两点对汽车行业是至关重要的。他说：“例如，安装到传动箱中的芯片必须能持续地在150℃的高温下运行，但是在先进的工艺中，晶片的额定温度只有50℃~70℃。虽然有的晶圆代工工艺达到了125℃，但实现上要使用的库的温度为85℃。这就是个问题。”较长的寿命需求也是个问题，这需要设计团队保证该工艺能让晶圆在10 年内正常工作。
太多选择
除了强制的工艺选择外，就是一些不确定因素：对于多数芯片设计，许多工艺都是适合的。要确定一种工艺，设计团队要经过寻找、评估与选择的过程。eSilicon营销副总裁Hugh Durdan将这些问题归到四个方面。按粗略的优先次序排列：成本、IP (知识产权) 成熟度、技术需求及工艺成熟度。“每个因素单独来看都很简单，”Durdan 说。“困难的是如何对这些因素进行权衡。”
或许这些因素中明显的，在某种程度上，也是容易理解的，就是成本。电源线-联网-芯片厂商 DS2 (Design of Systems on Silicon)首席技术官Jose Calero表示，“对我们而言的因素就是价格，它是所有决策的基础。但我们看的是整个解决方案的成本，而不只是硅的成本。”DS2 是消费电子领域的典范。该公司的设计既没有性能局限，也没有特殊的技术要求，但这些设计还是有较多的模拟成分及数字信号处理功能的复杂SoC (系统级芯片)。面对着大产量的市场，这使单位成本比NRE更重要。
Calero 说，DS2 通过详细了解新设计中将采用的数字与模拟模块开始成本估算，因为新的芯片通常是从原有的旧芯片逐步改进而来的。模拟设备设计师可提早开始可能的工艺设计工具，通过初步的部署进行模块设计。然后公司将数字模块的门数及初始的模拟设计交给可能的厂商进行报价。一般说来，的报价会赢得合同。
成本复杂性
单位成本取决于晶片尺寸。“一般来说，如果对用户将要使用的库有充分了解，我们非常擅长估算晶片尺寸，”TSMC (Taiwan SemIConductor Manufacturing Co)新客户部的客户经理Paul Rousseau向我们介绍。估算不只是找出标准单元数，因为I/O、电源分配、电源分配的解耦电容以及模拟电路的无源元件，都是影响终答案的主要因素。但晶圆代工企业或有经验的设计合作伙伴，经常会根据有类似特性的全面设计进行估算。经验对估算非常重要。“一种工艺我们只有经过内部使用后，才向用户推出，”Fujitsu的客户经理Jonathan Stanley说。“所以我们经常对类似模块有成功的经验，也拥有内部估算工具来估算晶片面积。”晶片尺寸并不一定是影响成本的因素：还有产量、测试成本及封装等问题要考虑。任何一项都可能超过晶片成本。
另一个重要的单位成本考虑是减少设计或完全重新设计，以在产品的生命周期内降低硅成本。“有些人根据简单的后期晶片缩减方式进行计划，” TSMC业务拓展副总裁Brad Paulsen说。“他们经常采用中途直接缩减方式得到更小的晶片，而不是对更先进的工艺节点进行完全重新设计。”
单位成本不是多数设计团队的成本考虑，尽管对消费品市场产品的确如此，如DS2的产品。“当人们说支付不起65 nm工艺设计时，就说明必须考虑单位成本。” TSMC的Paulsen说。
“如果希望有较大的批量，则关键在于能否承受不采用65 nm工艺。” TSMC的Rousseau 补充道。
如果所需的单位产量不高，则还要考虑其它因素。Paulsen 指出了几项：NRE、IP许可授权及版税成本、人员成本以及外包合同成本。这些因素会导致利益权衡。“可以采用90 nm节点的较小晶片，然后支付100万美元的模具制造成本，”AMI Semiconductor的Klosterboer说。“也可以接受350 nm节点的较大晶片尺寸，而支付3万美元的模具制造费用。批量非常重要。”而且，设计团队必须决定是采用许可IP，与某些人合作来设计关键模块，还是在内部进行这些工作。这里，能力与风险问题是成本等式的一部分。“通常，我们会看到试图自己完成所有设计的新生公司，”Paulsen 说。“有些时候，我们要告诉他们，这是行不通的。”
还有个问题，即虽然设计团队想做，但他们又缺乏能力做到。毫无疑问，先进的工艺对设计师的要求也更为苛刻（图2）。更多的设计步骤、更多昂贵的工具许可授权及内部迭代或芯片重制的更大风险都增加了潜在的成本。即使是大型企业，当在转交设计方案之前耗尽预算时，也会中止某些设计。所以，设计合作伙伴与晶圆代工企业都要确保设计经理了解他们所进行的工作。“我们培训团队进行65 nm设计，”TSMC的Paulsen说。“我们也推荐一些设计合作伙伴，如eSilicon，并且会陪他们一起完成设计方案的过程。”
“我们就曾见过设计经理到了此时，还改变了工艺选择的情况。”Rousseau 补充说。
IP 困惑
IP 问题是工艺选择中第二项的主要决策。设计团队必须确定所需的第三方IP ，以及该IP 可用在什么工艺。“了解了设计的IP 需求后，就已经很好地做出了工艺选择。”Fujitsu的Stanley表示。有良好的原因支持这一强有力的说法。
“我相信不会有未经硅验证的IP，”AMI Semiconductor的Klosterboer说。“如果它不在所要使用的工艺类型中应用，那就只是一个数据表而已。如果IP 都未曾经过往复运行，需要金属加工的机会就会大于50%。”
毫不意外，IP 厂商却不这么看。“的确，在各种工艺节点、电压与库的条件下，每种IP 核心有其自身特点，”MIPS的方案架构副总裁Gideon Intrater说。但可合成数字IP（如处理器核心）与硬模拟IP 模块不同，如ChipIdea 所制造的。对于后者，多数人坚持至少要对芯片进行测试。同样的情况也曾适用于关键的可合成模块。约束条件、合成切换、测试插入、库以及设计规则之间相互作用的波动对多数设计经理的设计流程带来了太多不确定性。他们想看到CPU 核心在其方案中以他们的参数往复运行。
但Intrater 说，某些IP 厂商正在学习如何超越这种情况。“我们正在学习如何将处理器微架构在寄存器传送级别达到更强大，”他说（参见附文《让存储器脱离处理器流水线的关键路径》）。这种方法允许客户达到其在广泛的工艺与库选择中对合成的需求。例如，MIPS在65 nm到250 nm的工艺合成了4000个核心。“还有些问题，”Intrater说。“如，核心单元的工作速度开始超过了存储器单元。在高度流水线化的机器，如我们的产品中，偶尔在工艺中要重新设计SRAM 单元，让存储器跟上合成的CPU 核心速度。多数的工艺中另一项未来的问题，是触发器单元比其它单元要慢。这种情况也会产生问题。”
性能与功耗
到现在还没提到性能与功耗作为决策条件，是不是让人觉得有些奇怪。这更是一个设计问题，而不是工艺问题。“开始一个新的设计时，性能主要是架构问题，而不是原始的门速度问题。”Fujitsu的工程经理Paul Little说。“如果架构受以前的设计束缚，则电路速度也成了一个设计需求。”功耗问题越来越复杂。从90 nm节点开始，设计师必须考虑泄漏功率问题，因为该功率已经比开关功率大。在65 nm节点，必须了解芯片的应用，然后才能开始功耗优化。例如，MP3 播放器在不完全活动时关闭，与总是处于一种或另一种待机模式的手机区别很大。
在工艺中，是设计技术而不是固有的能源效率造成了功耗的差异。“有些人只想着功耗预算进行设计，”Fujitsu的Stanley说。“他们从工艺的特点开始考虑，根据功耗/性能优劣来选择库中的网格计数，然后添加更多强大的功耗管理技术，以满足预算要求。”
“功耗不单只是对移动设备，而是对所有产品都很重要，”Samsung的Hunter说。“人们对其进行了更多的分析，它也影响人们对工艺类型与库的选择。例如，有的客户原计划使用普通的工艺，当他们明白这些后，又转向低功耗的工艺。利用合适的技术与库，可以较低的功耗实现其性能目标。
这个问题也需要设计师在不同的设计模块中采用不同的网格数，并采用电压岛和自适应电压与频率变标技术。这些方法又会影响第三方IP模块能与自己的设计兼容，还可能出现电压变化的细节中断设计验证的风险。对于合成工具，管理电压岛也很困难。这种考虑会让设计师寻求较低内在泄漏的旧工艺。
这些主要工艺类型选择自身并不复杂。但要在这种复杂、可能不连续的多维表面找到一个局部的优化点并不容易，即使是有的估算工具与适合的建议也很困难。设计经理所具有的真正优势，是所有的设计合作伙伴都希望取得成功。
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让存储器脱离处理器流水线的关键路径
通常一级缓存的存取是高性能微处理器设计中的一条关键时序路径。对于采用定制电路技术的处理器也是如此，对于可合成的设计则具有更大的挑战性。一个可合成的处理器不但要使用不同存储器厂商的SRAM满足频率要求， 还要能在各代工艺中升级。
为了实现频率目标，高性能处理器采用各种设计技术，主要也是直接的技术就是对缓存存取做好足够的流水线级预算。根据频率目标的不同，可以设计有定制缓存子系统的定制的处理器，如在一个周期内完成存取的存储器。
但采用现成SRAM的高性能可合成的处理器必须要允许多个周期的存储器存取。MIPS32 24k核心系列就采用这种技术。其指令与数据缓存在八级流水线中每次存取两级。标记（Tag）和数据RAM存取在级， 标记比较与数据RAM存取在第二级。由于相联缓存成为事实上的标准，根据标记比较的结果，数据RAM路径选择在第二级进行。随着频率升高，在第二周期要完成很多的工作，这种技术也无法满足需要了。结果，在下一代的高性能可合成的处理器中，缓存存取用三个周期来完成。MIPS32 74k核心采用了这种技术，对每个缓存存取分配三个流水线级。它采用级进行标记RAM 存取，第二级用于标记比较，第三级用于数据RAM路径选择。这种技术为数据RAM 存取时序提供了很大的灵活性，在该技术中核心可以在级或第二级进行存取。
三个周期的存储器存取也有助于使用现代EDA 工具提供的一种技术。这种技术使用延迟来解决数据RAM的存取瓶颈。与标记 RAM相比，数据RAM 较大而速度较慢。由于关键的时序路径一般要经过标记RAM ，然后标记比较，所以数据RAM会有更多时间来完成存取。在三周期存取中，数据RAM存取可以有效地跨和第二级周期，分配多个周期对阵列存取。EDA 工具可自动地确定驱动数据RAM延迟时钟数，也可手动地指定延迟。使用延迟移动时钟边缘的能力，使得有可能有效地在各厂商的存储器与各代工艺间升级。这些技术代表了实现如下功能的某些因素，即74k核心采用普通的标准单元及现成的SRAM，可以使用标准的65 nm 工艺实现1 GHz以上的频率。